台积电2nm工艺缺陷率优于3nm和5nm

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4月26日的消息显示，在近期举行的北美技术论坛上，台积电首次对外披露了其N2（2nm制程）工艺的缺陷率（D0）相关信息。与此前的7nm、5nm以及3nm等制程相比，N2工艺在缺陷率控制方面表现更为优异。
虽然台积电并未公开具体的缺陷率数据，但展示了不同制程工艺随时间变化的缺陷率趋势。N2是台积电首次引入GAAFET全环绕晶体管技术的工艺，距离大规模量产还有两个季度，预计将在年底实现。
从试产情况来看，N2工艺在过去近两个月的表现中，其缺陷率与同期的N5/N4工艺相当，甚至略低，并且显著优于N7/N6和N3/N3P工艺。从试产到量产的半年周期内，N7/N6工艺的综合缺陷率相对较高，而N3/N3P工艺自量产起便保持较低水平。N5/N4工艺的表现更加出色，从试产阶段开始，其缺陷率就明显更低。
如果N2能够延续N5/N4的改善趋势，其未来发展将十分值得期待。此外，台积电还强调，一种工艺的缺陷率能否快速下降，不仅取决于其设计和技术本身，还与制造芯片的数量和产能规模密切相关。制造数量越多、产能规模越大，越容易发现潜在问题并加以改进。
目前，N2工艺已经流片的芯片数量显著增加，这也是其能够迅速降低缺陷率的重要原因之一。